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quartus调用modelsim仿真的波形中信号在在一个周期中连续变化多

发布时间:2019-07-14 21:22 来源:未知 编辑:admin

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  展开全部这是正常现象 对于总线信号 不同bit路径延迟不一样 出现一个以上bit的逻辑翻转时 就会这样比如下边的图 010-111 bit[2]延迟比bit[0]小 就会经过110这个值

  追问哦,是这样啊,那请问你知道在时序仿真中怎么查看内部信号的变化吗追答不明白你的意思 内部信号指什么?如果是指被测设计中除了io端口以外的信号 那么就是查找和rtl中的变量近似的名字(可能完全一样 也可能被综合器增加了后缀 或者变成x_0、x_1这样的形式)有些rtl中的变量被综合掉是找不到的比如没有驱动任何其它信号的信号或者中间信号(assign a = !b 那么a可能是找不到的)通常是找被综合成寄存器的那些信号进行观察 并且只观察时钟沿附近的值(在时序分析通过的前提下)

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